WWW.KNIGA.SELUK.RU

БЕСПЛАТНАЯ ЭЛЕКТРОННАЯ БИБЛИОТЕКА - Книги, пособия, учебники, издания, публикации

 


Pages:     | 1 || 3 |

«УДК 338.48(075.8) ББК 681.3я73 У 91 МИНОБРНАУКИ РОССИИ ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ БЮДЖЕТНОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ПРОФЕССИОНАЛЬНОГО ОБРАЗОВАНИЯ ПОВОЛЖСКИЙ ...»

-- [ Страница 2 ] --

Микросхема КМ155ИД13 имеет те же выводы, что и КМ155ИД11, но иную логику работы. Она обеспечивает построение шкал, в которых светятся одновременно два рядом расположенных светодиода -один с номером, на единицу большим десятичного эквивалента входного кода, и второй с номером, равным эквиваленту.

Микросхема К555ИД18 (рис. 120) - преобразователь двоично-десятичного кода 1-2-4в сигналы управления семисегментным индикатором, имеет выходы с открытым коллектором и предназначена для управления полупроводниковыми индикаторами с общим анодом, которые подключаются к выходам микросхемы через ограничительные резисторы.

Особенность микросхемы - возможность гашения левых незначащих нулей при индикации многоразрядных чисел и возможность одновременного включения всех сегментов индикатора для контроля его исправности.

Для генерации знаков на 35-элементных индикаторах и дисплеях можно использовать микросхемы К155РЕ21, К155РЕ22, К155РЕ23, К155РЕ24: К155РЕ21 - для воспроизведения русских букв (за исключением ), К155РЕ22 -букв латинского алфавита, буквы и некоторых знаков, К155РЕ23 - цифр и различных знаков. Каждая из этих микросхем содержит основную часть необходимой информации, недостающая часть содержится в микросхеме К155РЕ24. Цоколевка всех четырех микросхем одинакова (рис. 122), в микросхеме К155РЕ24 вывод 9 не используется. Каждая микросхема содержит три входа выбора строки в матричном индикаторе В1, В2, В4, пять входов выбора индицируемого знака А1 - А16, два входа разрешения Е. Входы Е разрешают появление сигналов лог. 0 на выходах микросхемы лишь при подаче лог. 0 на оба входа Е.

При подаче на входы В1, В2, В4 кода номера строки на выходах 1,2, 3,4 микросхемы появляется лог.

0 для включения элементов индикатора данной строки.

Крайнему левому элементу строки соответствует сигнал на выходе 1, второму слева - на выходе 2 и т. д. Для крайнего правого элемента должна использоваться информация с одного из трех выходов микросхемы К155РЕ24. Выход 3 этой микросхемы дополняет информацию микросхемы К155РЕ21, выход 2 - микросхемы К155РЕ22, выход 1 - микросхемы К155РЕ23.

Микросхемы К155ПР6 и К155ПР7 (рис. 128) служат для преобразования двоичнодесятичного кода в двоичный (К155ПР6) и двоичного кода в двоично-десятичный (К155ПР7). Микросхемы являются постоянными запоминающими устройствами, программирование которых произведено на заводе-изготовителе. По функциональному назначению выводов указанные микросхемы идентичны микросхемам К155РЕЗ.





Микросхема К155ПР6 позволяет также преобразовать двоично-десятичный код чисел 0-9 в код дополнения до 9 и до 10. Сумма десятичных чисел, соответствующих входному и выходному кодам схемы, равна 9, а схемы – 10.

Микросхему К155ПР6 можно применять для преобразования данных, вводимых в двоично-десятичном коде, в двоичный, например для управления микросхемой К155ИЕ8 в синтезаторе частоты или для ввода двоично-десятичного кода в цифроаналоговый преобразователь, работающий, как правило, в двоичном коде.

Микросхема К155ПР7 может быть использована для преобразования в десятичный вид данных, полученных в двоичном коде, например с выхода аналогоцифрового преобразователя для индикации в десятичном виде.

выполняющий арифметическое сложение кодов двух чисел. При арифметическом сложении выполняются и другие дополнительные операции: учёт знаков чисел, выравнивание порядков слагаемых и тому подобное. Указанные операции выполняются в арифметическологических устройствах (АЛУ) или процессорных элементах, ядром которых являются сумматоры.

Четвертьсумматор. Простейшим двоичным суммирующим элементом является четвертьсумматор. Происхождение названия этого элемента следует из того, что он имеет в два раза меньше выходов и в два раза меньше строк в таблице истинности по сравнению с полным двоичным одноразрядным сумматором. Наиболее известны для данной схемы названия: элемент “сумма по модулю 2” и элемент “исключающее ИЛИ”. Схема (рис. 1) имеет два входа а и b для двух слагаемых и один выход S для суммы. Работу её отражает таблица истинности 1 (табл. 1), а соответствующее уравнение имеет вид Данный элемент выпускается в виде интегральных схем (ИС) типа ЛП5 (серии 133, 155, 530, 531, 533, 555, 1531, 1533); ЛП12 (555); ЛП107 (100, 500, 1500); ЛП2 (561, 564);

ЛП14 (1561) и т. п.

Реализуем четвертьсумматор в базисах И-НЕ, ИЛИ-НЕ и с использованием только одного инвертора, для чего преобразуем уравнение (1):

Схемы, полученные по уравнениям (2)–(4), приведены на рис. 2.

Полусумматор (рис. 3) имеет два входа a и b для двух слагаемых и два выхода: S — сумма, P — перенос. Обозначением полусумматора служат буквы HS (half sum — полусумма). Работу его отражает таблица истинности 2 (табл. 2), а соответствующие уравнения имеют вид:

Рис. Из уравнений (5) следует, что для реализации полусумматора требуется один элемент “исключающее ИЛИ” и один двухвходовый вентиль И (рис. 3б).

Полный одноразрядный двоичный сумматор Он (рис. 4) имеет три входа: a, b — для двух слагаемых и p — для переноса из предыдущего (более младшего) разряда и два выхода: S — сумма, P — перенос в следующий (более старший) разряд. Обозначением полного двоичного сумматора служат буквы SM.

Работу его отражает таблица истинности 3 (табл. 3).

Двоичный сумматор может быть определен тремя способами:

Табличным, в виде таблицы истинности;

Аналитическим, в виде формулы (СДНФ);

Графическим, в виде логической схемы.

Так как формулы и схемы могут преобразовываться, то, одной таблице истинности двоичного сумматора могут соответствовать множества различных формул и схем. Поэтому, табличный способ определения двоичного сумматора является основным.

x2=Pi-1 1 1 1 1 0 0 0 0 Название действия (функции) Номер функции Троичный сумматор. Троичный одноразрядный полный сумматор в троичной несимметричной системе счисления является неполной тринарной (трёхоперандной) троичной логической функцией. Два операнда — два слагаемых — полные, третий операнд — троичный разряд переноса — неполный и имеет только два значения 0 и 1 из трёх.

В несимметричной троичной системе счисления x2 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 Перенос из n-1 разряда C 1 1 1 1 1 0 1 0 0 1 1 0 1 0 0 0 0 0 СЗР суммы, перенос в n+1 разряд Троичный полный тринарный одноразрядный сумматор, работающий в троичной симметричной системе счисления Фибоначчи, является полной тринарной троичной логической функцией с двухразрядным результатом.

В симметричной троичной системе счисления C110100000 "7" обозначает "-1" 6. Триггер (триггерная система) — класс электронных устройств, обладающих способностью длительно находиться в одном из двух устойчивых состояний и чередовать их под воздействием внешних сигналов. Каждое состояние триггера легко распознаётся по значению выходного напряжения. По характеру действия триггеры относятся к импульсным устройствам — их активные элементы (транзисторы, лампы) работают в ключевом режиме, а смена состояний длится очень короткое время.

Отличительной особенностью триггера как функционального устройства является свойство запоминания двоичной информации. Под памятью триггера подразумевают способность оставаться в одном из двух состояний и после прекращения действия переключающего сигнала. Приняв одно из состояний за «1», а другое за «0», можно считать, что триггер хранит (помнит) один разряд числа, записанного в двоичном коде.

D-триггер. или триггер задержки (от английского delay-задержка), при разрешающем сигнале на тактовом входе устанавливается в состояние, соответствующее потенциалу на входе D. Если обозначать выходной сигнал триггера буквой Q, то для D-тригтера можно написать следующее равенство: Qn=Dn-1. Индексы n и n-1 указывают на то, что выходной сигнал Q изменяется не сразу после изменения входного сигнала D, а только с приходом разрешающего тактового сигнала. Тактирование D-триггера может о существляться импульсом или фронтом. В тактируемом фронтом D-триггере изменение потенциала на входе D, синхронное с тактовыми импульсами, повторяется на выходе Q с задержкой на один период тактовых импульсов (отсюда и название-триггер задержки). На рисунке показаны: структурная схема, условное обозначение и временная диаграмма D-триггера.

а- таблица истинности б - структурная схема; в - условное обозначение г - временные диаграммы Он состоит из синхронного RS-триггера и инвертора. Благодаря инвертору невозможно запрещенное соотношение сигналов на входах S и R. Из временной диаграммы (рис. 1в) видно, что D-триггер осуществляет задержку установки Q на время, отделяющее момент из менения сигнала D от начала очередного тактового импульса, причем выходной сигнал Q сохраняется до прихода очередного тактового импульса.

Т-триггер, или счетный триггер, срабатывает только по соответствующему фронту на тактовом входе, т. е. Т-триггеры бывают только тактируемые фронтом. Кроме тактового входа, Т-триггер может иметь один управляющий вход - Т-вход. Сигнал на этом входе разрешает (если Т=1) или запрещает (если Т=0) срабатывание триггера от фронтов импульсов, приходящих на тактовый вход. Для такого триггера Qn= (QT+QT)n-1. Из этого уравнения следует, что при Т=1 соответствующий фронт сигнала на тактовом входе переводит триггер в противоположное состояние (из нуля в единицу и наоборот). Частота изменения потенциала на выходе Т-триггера в два раза меньше частоты импульсов на его тактовом входе (при Т=1). Это свойство Т-триггеров позволяет строить на их основе Если в Т-триггере отсутствует управляющий вход, то он срабатывает на каждый соответствующий перепад на тактовом входе, т.е. ведет себя как Т-триггер с управляющим входом при Т=1.

а-таблица истинности б - структурная схема в - условное обозначение г - временные диаграммы RS-триггер. Асинхронный триггер RS-типа рис. 3 имеет два информационных входа R и S. При S=1 (единичный вход) и R=0 (нулевой вход) на выходах триггера появляются сигналы: на прямом выходе Q=1, на инверсном Q=0. При S=0 и R=1 выходные сигналы триггера принимают противоположные состояния (Q=0, Q=1). Этот триггер не имеет тактового входа. При одновременном поступлении сигнала 1 на входы R и S выходные сигналы триггера не определены, поэтому в устройствах на основе RS-триггера необходимо исключать режим, при котором оба сигнала R и S равны единице.

Триггер RS используется как устройство памяти в других типах триггеров. Входы S и R названы по первым буквам английских слов set - установка и reset - сброс.

Функционирование RS-триггера определяется уравнениями Qn= (S+RQ)n-1 при RS=0.

Для триггера RS комбинация S=1 и R=1 является запрещенной. После такой комбинации управляющих сигналов состояние триггера будет неопределенным.

Существуют разновидности RS-триггера, носящие название Е-, R- и S-триггеров, для которых сочетание S=1 и R=1 не является запрещенным. Е-триггер при сочетании входных сигналов Se=1 и Re=1 не изменяет своего состояния (Qn=Qn-1). R- и S-триггеры при наличии единицы на обоих управляющих входах устанавливаются в нуль или единицу. Для Е-, S- и Rтриггеров справедливы следующие уравнения: Qn = (SeRe + SeQ +ReQ)n-1;

Qn= (SrRr+RrQ)n- Синхронный одноступенчатый RS-триггер рис. 2 отличается от асинхронного наличием С-входа для синхронизирующих тактовых импульсов. Синхронный триггер состоит из из асинхронного RS-триггера и двух логических элементов на его входе.

а - структурная схема; б - условное обозначение в - временные диаграммы Таблица истинности асинхронного RS-триггера.

JK-триггер имеет также два управляющих входа J и K. Подобно RS-триггеру, в JKтриггере J и K-это входы установки триггера в единицу и нуль. В отличие от RS-триггера в JK-триггере наличие двух единичных управляющих сигналов (J=K=1) приводит к переходу триггера в противоположное состояние, т. е. в данном случае JK-триггер работает как Tтриггер. JK-триггеры тактируются только перепадом потенциала на тактовом входе.

Находят применение также JK-триггеры, которые изменяют свои состояния под воздействием перепадов сигналов на входах J и K. Уравнение для JK-триггера выглядит следующим образом: Qn=( JQ + KQ )n-1. На рис.4 указаны основные принципы построения и обозначения JK-триггеров.

Рис. 4 Принципы построения (а, в, г) и обозначения (б, д) JK-триггеров.

Практические микросхемы триггеров обычно содержат различные вспомогательные входы. В качестве примера на рис. 4 д показана схема триггера К155ТВ1. Здесь кроме тактируемых входов J и K имеются также нетактируемые инверсные входы S и R. Для того чтобы упростить построение счетчиков, в этих триггерах предусмотрено по три входа J и К, объединенных посредством ячеек И (J=J1J2J3. K=K1K2K3).

интегральная схема (ПЛИС, англ. programmable logic device, PLD) — электронный компонент, используемый для создания цифровых интегральных схем. В отличие от обычных цифровых микросхем, логика работы ПЛИС не определяется при изготовлении, а задаётся посредством программирования (проектирования). Для программирования используются программаторы и отладочные среды, позволяющие задать желаемую структуру цифрового устройства в виде принципиальной электрической схемы или программы на специальных языках описания аппаратуры: Verilog, VHDL, AHDL и др.

программирования; ASIC — специализированные заказные большие интегральные схемы (БИС), которые при мелкосерийном и единичном специализированные компьютеры, процессоры (например, цифровой сигнальный процессор) или микроконтроллеры, которые из-за программного способа реализации алгоритмов в работе медленнее ПЛИС.

ПЛИС PAL (Programmable Array Logic). Программируемые логические интегральные схемы PAL Программируемые логические интегральные схемы наподобие ППЗУ. Однако, в отличие от последних, в данных схемах массив элементов И является программируемым, а массив ИЛИ - нет. Для примера рассмотрим простую PAL с тремя входами и тремя выходами.

ПЛИС GAL (Generic Array Logic) Программируемые логические интегральные схемы PAL Устройства PAL и PLA – однократно программируемые, их конфигурация не может быть изменена; в отличие от них микросхемы GAL основаны на EEPROM и могут реконфигурироваться. Микросхемы GAL были изобретены Lattice Semiconductor.

Аналогичные устройства, PEEL (programmable electrically erasable logic), были предложены International CMOS Technology (ICT).

ПЛИС SPLD (Simple Programmable Logic Devices) В англоязычной литературе микросхемы PROM, PAL, PLA, GAL принято обобщать термином SPLD.

интегральные схемы SPLD Разновидность ПЛИС, содержащая относительно крупные программируемые логические блоки макроячейки (англ. macrocells), соединённые с внешними выводами и внутренними шинами.

Программируемые логические интегральные схемы CPLD Существенный прорыв в разработке ПЛИС произошел в 1984г., когда компания Altera предложила CPLD, применив сочетание CMOS и EPROM технологий.

Использование технологии CMOS позволило достичь значительной функциональной плотности и сложности при сравнительно небольшом потреблении энергии, а ячейки (англ.

cells) EPROM оказались идеальным средством для использования их при разработке и создании прототипов оборудования.

ПЛИС ASIC (Application Specific IC) Заказная интегральная схема для решения конкретной задачи. Микросхема способна выполнять ограниченный набор функций с высокой эффективностью. Является своего рода конкурентом ПЛИС. В русскоязычной терминологии - БМК – базовый матричный кристалл, т.е. вентильная матрица с масочным программированием. В англоязычной терминологии ASIC подразделяются на вентильные матрицы, стандартных элементах и полностью заказные интегральные схемы.

ПЛИС FPGA (Field Programmable Gate Array) интегральные схемы FPGA Разновидность ПЛИС, содержащая логические элементы и блоки коммутации. Программа для FPGA хранится в распределённой оперативной памяти микросхемы, поэтому требуется начальный загрузчик.

Примерно к 80-х годам 20 столетия на рынке цифровых микросхем сложилась ситуация, когда возникла ниша между наличием сложных и дорогих в производстве микросхем ASIC и PLD (SPLD и CPLD). Эта ниша заполнилась микросхемами FPGA.

Разработчиком FPGA является основатель компании Xilinx Росс Фримен - изобретатель концепции матричного кристалла программируемого пользователем (FPGA).

Развитие архитектур ПЛИС привело к созданию комбинированных структур сочетающих достоинства FPGA и CPLD – например, семейство FLEX (Flexible Logic Element Matrix) от Altera.

Программируемые логические интегральные схемы FPAA аналоговой обработки сигналов выполняются на дискретных компонентах. В ряде случаев аналоговая часть занимает печатной платы и требует сложной настройки. Решить проблему создания аналоговых определенной полосы частот использование программируемых аналоговых микросхем. На настоящий производителем таких микросхем является компания Anadigm.

ПЛИС FPID (Field Programmable Interconnect Device) Эти программируемые логические интегральные схемы содержат программируемые соединения и блоки ввода/вывода, но не содержат логических блоков. Они предназначены для произвольного соединения своих внешних выводов в соответствии с заложенной программой. При отработке прототипов и при создании динамически конфигурируемых систем такие микросхемы весьма полезны. Соединяя ПЛИС через FPIC можно легко варьировать их межсоединения, чего не обеспечивают технологии с жесткой трассировкой (печатные платы и др.).

ПЛИС SoC (System on Chip) Уменьшение топологических норм проектирования и ряд технологических усовершенствований довели уровень интеграции современных программируемых логических интегральных схем до величин в несколько миллионов эквивалентных вентилей, а быстродействие - до тактовых частот в сотни мегагерц. На таких кристаллах размещают целиком всю цифровую систему (процессор, память, интерфейсы, и др.).

Литература 1,3,5, 2.4. Интегральные микросхемы запоминающих устройств (ПЗУ, ОЗУ, ППЗУ).

Интегральные микросхемы запоминающих устройств (ПЗУ, ОЗУ, ППЗУ).

Сравнительная оценка характеристик ОЗУ, СОЗУ, ДОЗУ, ППЗУ.

1. Постоянное запоминающее устройство (ROM) — энергонезависимая память, используется для хранения массива неизменяемых данных.

Очень часто в различных применениях требуется хранение информации, которая не изменяется в процессе эксплуатации устройства. Это такая информация как программы в микроконтроллерах, начальные загрузчики (BIOS) в компьютерах, таблицы коэффициентов цифровых фильтров в сигнальных процессорах, DDC и DUC, таблицы синусов и косинусов в NCO иDDS. Практически всегда эта информация не требуется одновременно, поэтому простейшие устройства для запоминания постоянной информации (ПЗУ) можно построить на мультиплексорах. Иногда в переводной литературе постоянные запоминающие устройства называются ROM (read only memory - память доступная только для чтения).

В постоянную память часто записывают микропрограмму управления техническим устройством: телевизором, сотовым телефоном, различными контроллерами, или компьютером (BIOS).

BootROM — прошивка, такая, что если её записать в подходящую микросхему ПЗУ, и установить её в сетевую карту, то становится возможна загрузка операционной системы на компьютер с удалённого узла локальной сети. Для встроенных в ЭВМ сетевых плат, BootROM можно активировать через BIOS.

По типу исполнения:

• Один из внутренних ресурсов однокристальной микроЭВМ (микроконтроллера), как правило FlashROM.

• Компакт-диск;

• Монтажные «1» и монтажные «0».

По разновидностям микросхем ПЗУ:

• ROM — масочное ПЗУ, изготавливается фабричным методом. В дальнейшем нет возможности изменить записанные данные.

• PROM — ПЗУ, однократно «прошиваемое» пользователем.

• EPROM — перепрограммируемое ПЗУ (ПППЗУ).

• EEPROM — электрически стираемое перепрограммируемое ПЗУ. Память такого типа может стираться и заполняться данными несколько десятков тысяч раз. Используется в твердотельных накопителях. Одной из разновидностей EEPROM является флеш-память (англ. Flash Memory ).

энергонезависимой перезаписываемой памяти.

Она может быть прочитана сколько угодно раз, но писать в такую память можно лишь ограниченное число раз (максимально — около миллиона циклов).

NAND SSD — Накопители, построенные на использовании энергонезависимой памяти появились относительно недавно, но в связи с гораздо более низкой стоимостью начали уверенное завоевание рынка. До недавнего времени существенно уступали традиционным накопителям в чтении и записи, но компенсировали это (особенно при чтении) высокой скоростью поиска информации (сопоставимой со скоростью оперативной памяти). Сейчас уже выпускаются твердотельные накопители Flash со скоростью чтения и записи, сопоставимой с традиционными, и разработаны модели, существенно их превосходящие. Характеризуются относительно небольшими размерами и низким энергопотреблением. Уже практически полностью завоевали рынок ускорителей баз данных среднего уровня и начинают теснить традиционные диски в мобильных приложениях.

ПЗУ на магнитных доменах, например К1602РЦ5, имело сложное устройство выборки и хранило довольно большой объём данных в виде намагниченных областей кристалла, при этом не имея движущихся частей. Обеспечивалось неограниченное количество циклов перезаписи.

По способу программирования микросхем (записи в них прошивки):

ПЗУ, программируемые только с помощью специального устройства — программатора ПЗУ (как однократно, так и многократно прошиваемые).

Внутрисхемно (пере)программируемые ПЗУ (ISP, in-system programming ) — такие микросхемы имеют внутри генератор всех необходимых высоких напряжений, и могут быть перепрошиты без программатора и даже без выпайки из печатной платы, программным способом.

Очень часто в различных применениях требуется хранение информации, которая не изменяется в процессе эксплуатации устройства. Это такая информация как программы в микроконтроллерах, начальные загрузчики (BIOS) в компьютерах, таблицы коэффициентов цифровых фильтров в сигнальных процессорах, DDC и DUC, таблицы синусов и косинусов в NCO и DDS. Практически всегда эта информация не требуется одновременно, поэтому простейшие устройства для запоминания постоянной информации (ПЗУ) можно построить на мультиплексорах. Иногда в переводной литературе постоянные запоминающие устройства называются ROM (read only memory — память доступная только для чтения).

Схема такого постоянного запоминающего устройства (ПЗУ) приведена на рисунке 1.

Рисунок 1. Схема постоянного запоминающего устройства (ПЗУ), построенная на мультиплексоре.

В этой схеме построено постоянное запоминающее устройство на восемь одноразрядных ячеек. Запоминание конкретного бита в одноразрядную ячейку производится запайкой провода к источнику питания (запись единицы) или запайкой провода к корпусу (запись нуля). На принципиальных схемах такое устройство обозначается как показано на рисунке 2.

Рисунок 2. Обозначение постоянного запоминающего устройства на принципиальных схемах Для того, чтобы увеличить разрядность ячейки памяти ПЗУ эти микросхемы можно соединять параллельно (выходы и записанная информация естественно остаются независимыми). Схема параллельного соединения одноразрядных ПЗУ приведена на рисунке Рисунок 3. Схема многоразрядного ПЗУ (ROM) В реальных ПЗУ запись информации производится при помощи последней операции производства микросхемы — металлизации. Металлизация производится при помощи маски, поэтому такие ПЗУ получили название масочных ПЗУ. Еще одно отличие реальных микросхем от упрощенной модели, приведенной выше — это использование кроме мультиплексора еще и демультиплексора. Такое решение позволяет превратить одномерную запоминающую структуру в двухмерную и, тем самым, существенно сократить объем схемы дешифратора, необходимого для работы схемы ПЗУ. Эта ситуация иллюстрируется следующим рисунком:

Рисунок 4. Схема масочного постоянного запоминающего устройства (ROM).

Масочные ПЗУ изображаются на принципиальных схемах как показано на рисунке 5.

Адреса ячеек памяти в этой микросхеме подаются на выводы A0... A9. Микросхема выбирается сигналом CS. При помощи этого сигнала можно наращивать объем ПЗУ (пример использования сигнала CS приведён при обсуждении ОЗУ). Чтение микросхемы производится сигналом RD.

Рисунок 5. Условно-графическое обозначение масочного ПЗУ (ROM) на принципиальных схемах Программирование масочного ПЗУ производится на заводе изготовителе, что очень неудобно для мелких и средних серий производства, не говоря уже о стадии разработки устройства. Естественно, что для крупносерийного производства масочные ПЗУ являются самым дешевым видом ПЗУ, и поэтому широко применяются в настоящее время. Для мелких и средних серий производства радиоаппаратуры были разработаны микросхемы, которые можно программировать в специальных устройствах — программаторах. В этих ПЗУ постоянное соединение проводников в запоминающей матрице заменяется плавкими перемычками, изготовленными из поликристаллического кремния. При производстве ПЗУ изготавливаются все перемычки, что эквивалентно записи во все ячейки памяти ПЗУ логических единиц. В процессе программирования ПЗУ на выводы питания и выходы микросхемы подаётся повышенное питание. При этом, если на выход ПЗУ подаётся напряжение питания (логическая единица), то через перемычку ток протекать не будет и перемычка останется неповрежденной. Если же на выход ПЗУ подать низкий уровень напряжения (присоединить к корпусу), то через перемычку запоминающей матрицы будет протекать ток, который испарит ее и при последующем считывании информации из этой ячейки ПЗУ будет считываться логический ноль.

Такие микросхемы называются программируемыми ПЗУ (ППЗУ) или PROM и изображаются на принципиальных схемах как показано на рисунке 6. В качестве примера ППЗУ можно назвать микросхемы 155РЕ3, 556РТ4, 556РТ8 и другие.

Рисунок 6. Условно-графическое обозначение программируемого постоянного запоминающего устройства (PROM) на принципиальных схемах Программируемые ПЗУ оказались очень удобны при мелкосерийном и среднесерийном производстве. Однако при разработке радиоэлектронных устройств часто приходится менять записываемую в ПЗУ программу. ППЗУ при этом невозможно использовать повторно, поэтому раз записанное ПЗУ при ошибочной или промежуточной программе приходится выкидывать, что естественно повышает стоимость разработки аппаратуры. Для устранения этого недостатка был разработан еще один вид ПЗУ, который мог бы стираться и программироваться заново.

ПЗУ с ультрафиолетовым стиранием строится на основе запоминающей матрицы построенной на ячейках памяти, внутреннее устройство которой приведено на следующем рисунке:

Рисунок 7. Запоминающая ячейка ПЗУ с ультрафиолетовым и электрическим стиранием Ячейка представляет собой МОП транзистор, в котором затвор выполняется из поликристаллического кремния. Затем в процессе изготовления микросхемы этот затвор окисляется и в результате он будет окружен оксидом кремния — диэлектриком с прекрасными изолирующими свойствами. В описанной ячейке при полностью стертом ПЗУ, заряда в плавающем затворе нет, и поэтому транзистор ток не проводит. При программировании ПЗУ, на второй затвор, находящийся над плавающим затвором, подаётся высокое напряжение и в плавающий затвор за счет туннельного эффекта индуцируются заряды. После снятия программирующего напряжения индуцированный заряд остаётся на плавающем затворе, и, следовательно, транзистор остаётся в проводящем состоянии. Заряд на плавающем затворе подобной ячейки может храниться десятки лет.

Структурная схема описанного постоянного запоминающего устройства не отличается от описанного ранее масочного ПЗУ. Единственное отличие - вместо плавкой перемычки используется описанная выше ячейка. Такой вид ПЗУ называется репрограммируемыми постоянными запоминающими устройствами (РПЗУ) или EPROM. В РПЗУ стирание ранее записанной информации осуществляется ультрафиолетовым излучением. Для того, чтобы этот свет мог беспрепятственно проходить к полупроводниковому кристаллу, в корпус микросхемы ПЗУ встраивается окошко из кварцевого стекла.

При облучении микросхемы РПЗУ, изолирующие свойства оксида кремния теряются, накопленный заряд из плавающего затвора стекает в объем полупроводника, и транзистор запоминающей ячейки переходит в закрытое состояние. Время стирания микросхемы РПЗУ колеблется в пределах 10 - 30 минут.

Количество циклов записи-стирания микросхем EPROM находится в диапазоне от до 100 раз, после чего микросхема РПЗУ выходит из строя. Это связано с разрушающим воздействием ультрафиолетового излучения на оксид кремния. В качестве примера микросхем EPROM можно назвать микросхемы 573 серии российского производства, микросхемы серий 27сXXX зарубежного производства. В РПЗУ чаще всего хранятся программы BIOS универсальных компьютеров. РПЗУ изображаются на принципиальных схемах как показано на рисунке 8.

Рисунок 8. Условно-графическое обозначение РПЗУ (EPROM) на принципиальных схемах Так так корпуса с кварцевым окошком очень дороги, а также малое количество циклов записи-стирания привели к поиску способов стирания информации из РПЗУ электрическим способом. На этом пути встретилось много трудностей, которые к настоящему времени практически решены. Сейчас достаточно широко распространены микросхемы с электрическим стиранием информации. В качестве запоминающей ячейки в них используются такие же ячейки как и в РПЗУ, но они стираются электрическим потенциалом, поэтому количество циклов записи-стирания для этих микросхем достигает 1000000 раз. Время стирания ячейки памяти в таких ПЗУ уменьшается до 10 мс. Схема управления для электрически стираемых программируемых ПЗУ получилась сложная, поэтому наметилось два направления развития этих микросхем:

1. ЕСППЗУ (EEPROM) - электрически стираемое программируемое постоянное запоминающее устройство Электрически стираемые ППЗУ (EEPROM) дороже и меньше по объему, но зато позволяют перезаписывать каждую ячейку памяти отдельно. В результате эти микросхемы обладают максимальным количеством циклов записи-стирания. Область применения электрически стираемых ПЗУ Mdash; хранение данных, которые не должны стираться при выключении питания. К таким микросхемам относятся отечественные микросхемы 573РР3, 558РР3 и зарубежные микросхемы EEPROM серии 28cXX. Электрически стираемые ПЗУ обозначаются на принципиальных схемах как показано на рисунке 9.

Рисунок 9. Условно-графическое обозначение электрически стираемого постоянного запоминающего устройства (EEPROM) В последнее время наметилась тенденция уменьшения габаритов ЭСППЗУ за счет уменьшения количества внешних выводов микросхем. Для этого адрес и данные передаются в микросхему и из микросхемы через последовательный порт. При этом используются два вида последовательных портов - SPI порт и I2C порт (микросхемы 93сXX и 24cXX серий соответственно). Зарубежной серии 24cXX соответствует отечественная серия микросхем 558РРX.

FLASH - ПЗУ отличаются от ЭСППЗУ тем, что стирание производится не каждой ячейки отдельно, а всей микросхемы в целом или блока запоминающей матрицы этой микросхемы, как это делалось в РПЗУ.

При обращении к постоянному запоминающему устройству сначала необходимо выставить адрес ячейки памяти на шине адреса, а затем произвести операцию чтения из микросхемы. Эта временная диаграмма приведена на рисунке 10.

Рисунок 10. Временные диаграммы сигналов чтения информации из ПЗУ На рисунке 10 стрелочками показана последовательность, в которой должны формироваться управляющие сигналы. На этом рисунке RD - это сигнал чтения, A - сигналы выбора адреса ячейки (так как отдельные биты в шине адреса могут принимать разные значения, то показаны пути перехода как в единичное, так и в нулевое состояние), D - выходная информация, считанная из выбранной ячейки ПЗУ.

2. Оперативная память (также оперативное запоминающее устройство, ОЗУ) — в информатике — память, часть системы памяти ЭВМ, в которую процессор может обратиться за одну операцию (jump, move и т. п.). Предназначена для временного хранения данных и команд, необходимых процессору для выполнения им операций. Оперативная память передаёт процессору данные непосредственно, либо через кэш-память. Каждая ячейка оперативной памяти имеет свой индивидуальный адрес.

В современных вычислительных устройствах, по типу исполнения различают два основных вида ОЗУ:

1. ОЗУ, собранное на триггерах, называемое статической памятью с произвольным доступом, или просто статической памятью - SRAM (Static RAM). Достоинство этой памяти скорость. Поскольку триггеры собраны на вентилях, а время задержки вентиля очень мало, то и переключение состояния триггера происходит очень быстро. Также данная память не лишена недостатоков. Во-первых, группа транзисторов, входящих в состав триггера обходится дороже, даже если они вытравляются миллионами на одной кремниевой подложке. Кроме того, группа транзисторов занимает гораздо больше места, поскольку между транзисторами, которые образуют триггер, должны быть вытравлены линии связи.

Эти соображения заставили изобретателей изобрести более экономичную память, как по стоимости, так и по компактности.

2. В более экономичной памяти для хранения разряда (бита) используют схему, состоящую из одного конденсатора и одного транзистора (в некоторых вариациях конденсаторов два).

Такой вид памяти решает, во-первых, проблему дороговизны (один конденсатор и один транзистор дешевле нескольких транзисторов), а во-вторых, компактности (на том месте, где в SRAM размещается один триггер, то есть один бит, можно уместить восемь конденсаторов и транзисторов). Однако есть и свои минусы. Во-первых, память на основе конденсаторов работает медленнее, поскольку если в SRAM изменение напряжения на входе триггера сразу же приводит к изменению его состояния, то для того, чтобы установить в единицу бит на основе конденсатора, этот конденсатор нужно зарядить, а для того, чтобы бит установить в 0, соответственно, разрядить. А зарядка или разрядка конденсатора - гораздо более длительная операция, чем переключение триггера (в 10 и более раз), даже если конденсатор имеет весьма небольшие размеры. Есть и второй существенный минус - конденсаторы склонны к "стеканию" заряда, проще говоря, со временем конденсаторы разряжаются. Причем разряжаются они тем быстрее, чем меньше их емкость.

В связи с этим обстоятельством, дабы не потерять содержимое битов, эти конденсаторы необходимо регенерировать через определённый интервал времени, чтобы восстанавливать заряд. Регенерация, выполняется путем считывания заряда (считывание заряда с конденсатора выполняется через транзистор). Контроллер памяти периодически приостанавливает все операции с памятью для регенерации ее содержимого. Эта операция регенерация значительно снижает производительность ОЗУ. Память на конденсаторах получила название - динамическая память - DRAM (Dynamic RAM) за то, что разряды в ней хранятся не статически, а "стекают" динамически во времени.

Таким образом, DRAM значительно дешевле SRAM, ее плотность значительно выше, что позволяет на том же пространстве кремниевой подложки размещать больше битов, но при этом ее быстродействие очень низкое. SRAM, наоборот, является очень быстрой памятью, но зато и очень дорогой. В связи с чем обычную оперативную память строят на модулях DRAM, а SRAM используется при создании, например кэшей микропроцессоров всех уровней.

ОЗУ может изготавливаться как отдельный блок, или входить в конструкцию однокристальной ЭВМ или микроконтроллера.

3. Программируемое постоянное запоминающее устройство (ППЗУ) В наше время создание малых партий ПЗУ с нуля занимает много времени и обходится очень дорого. В первую очередь по этой причине была разработана разновидность ПЗУ, именуемая программируемым постоянным запоминающим устройством (programmable read-only memory, PROM, ППЗУ). Незапрограммированные ППЗУ можно купить, заплатив сравнительно небольшую сумму, и затем запрограммировать с помощью специального прибора, называемого программатором.

В ППЗУ есть сетка из столбцов и строк, так же, как и в обычных ПЗУ. Отличие состоит в том, что на каждом пересечении столбца и строки в чипе ППЗУ имеется соединяющая их плавкая перемычка. Если заряд из столбца попадает через перемычку ячейки на заземленную строку, будет обнаружено записанное в этой ячейке значение 1.

Поскольку во всех ячейках имеются перемычки, начальное состояние всех ячеек незаписанного чипа ППЗУ равно 1. Для изменения значения ячейки на 0, нужно с помощью программатора подать на эту ячейку ток определенной величины. Большой ток приводит к разрыву соединения между строкой и столбцом благодаря пережиганию перемычки. Этот процесс называют программированием ППЗУ.

ППЗУ можно программировать только один раз. Они менее стойкие, чем ПЗУ. Разряд статического электричества может легко пережечь перемычки в ППЗУ и поменять значения в ячейках с 1 на 0. Однако ППЗУ недороги и очень удобны для моделирования данных для Стираемое программируемое постоянное запоминающее устройство (СППЗУ) При работе с ПЗУ и ППЗУ многие чипы оказываются бракованными. Даже если стоимость одного чипа мала, затраты со временем могут возрастать. Чтобы избежать этих проблем, были разработаны стираемые программируемые постоянные запоминающие устройства (read-only memory, EPROM, СППЗУ). Информацию в СППЗУ можно многократно перезаписывать. Для стирания информации в СППЗУ требуется специальное устройство, генерирующее ультрафиолетовое излучение определенной частоты. СППЗУ программируют с помощью специального программатора, подающего на чип напряжение определенной величины, зависящее от типа СППЗУ.

В этом виде памяти также имеется сетка, образованная столбцами и строками. В СППЗУ каждая ячейка на пересечении столбца и строки содержит по два транзистора. Эти два транзистора отделены друг от друга тонким слоем оксида. Один из транзисторов называют плавающим затвором, а другой – управляющим затвором. Плавающий затвор связан со строкой (шиной слов) только через управляющий затвор. Пока эта связь имеется, ячейка имеет значение 1. Для смены значения на 0 нужно запустить необычный процесс, называемый туннелированием Фаулера - Нордхейма. Туннелирование используется для того, чтобы изменить расположение электронов в плавающем затворе. К плавающему затвору подают электрический заряд, как правило, напряжением от 10 до 13 вольт. Заряд поступает со столбца, или разрядной линии, на плавающий затвор и стекает на землю.

Этот заряд приводит к тому, что транзистор с плавающим затвором действует как инжектор электронов. Возбужденные электроны проталкиваются сквозь оксидный слой и захватываются на его противоположной стороне, добавляя ему отрицательный заряд. Эти отрицательно заряженные электроны играют роль барьера между управляющим и плавающим затворами. Специальное устройство, называемое cell sensor или сенсор ячейки, следит за уровнем заряда, проходящего через плавающий затвор. Если через затвор проходит более процентов заряда, он имеет значение 1. Если проходит менее 50 процентов заряда, значение меняется на 0. В незаписанном СППЗУ все затворы полностью открыты и каждая ячейка имеет значение 1.

Для перезаписи СППЗУ следует сначала стереть с него информацию. Для стирания нужно подать на это устройство энергию, достаточную для нейтрализации действия отрицательно заряженных электронов, блокирующих плавающий затвор. В стандартном СППЗУ это лучше всего делается ультрафиолетовым излучением с длиной волны 253,7 нм. Поскольку излучение с такой длиной волны не может проникать сквозь большинство видов пластиков и стекол, на каждом чипе СППЗУ имеется окошко из кварцевого стекла. Чтобы стирание производилось надлежащим образом, СППЗУ должно располагаться очень близко к источнику Стирающее устройство не обладает селективным действием, процесс стирания охватывает весь кристалл СППЗУ. Для выполнения операции стирания СППЗУ вынимают из устройства, в котором оно работало, и на несколько минут помещают под ультрафиолетовое излучение стирающего устройства. Запоминающее устройство, слишком долго находившееся под действием ультрафиолетового излучения, подвергнется чрезмерному стиранию. В этой ситуации плавающие затворы СППЗУ заряжаются до такой степени, что полностью утрачивают способность удерживать электроны.

Литература 1, 2.5. Микропроцессорные средства обработки информации в системах управления.

При проектировании систем контроля, управления или вычислений на основе микропроцессора необходимо выяснить и описать функции, подлежащие выполнению в системе, а затем согласовать их с возможностями тех микропроцессоров, которые могут быть использованы в проектируемой системе.

Реальная электронная система на основе микропроцессора содержит значительное число функциональных устройств, одним из которых является микропроцессор. Все устройства системы имеют стандартный интерфейс и подключаются к единой информационной магистрали, как это показано на рис.1.

Микропроцессор в зависимости от требований, предъявляемых к системе, может быть устройством однокристальным или одноплатным, созданным на основе многокристального комплекта микропроцессорных БИС. В высокопроизводительных системах микропроцессор строится на основе биполярных микропроцессорных секций БИС.

Микропроцессор выполняет в системе функции центрального устройства управления и устройства арифметическо-логического преобразования данных. В качестве устройства управления он генерирует последовательности синхронизирующих и логических сигналов, которые определяют последовательности срабатывания всех логических устройств системы.

Микропроцессор задает и последовательно осуществляет микрооперации извлечения команд программы из памяти системы, их расшифровку и исполнение. Тип операций микропроцессора определяется кодом операции в команде. В соответствии с этими кодами микропроцессор выполняет арифметические, логические или иные операции над числами, представленными в двоичном или кодированном двоично-десятичном коде.

Числа, подвергающиеся операционным преобразованиям в арифметическологическом блоке микропроцессора, называют операндами. Операнд может быть одним из исходных чисел, результатом, константой или некоторым параметром. Операция в микропроцессоре производится над одним или двумя операндами.

Память микропроцессорной системы физически реализуется на основе различных ЗУ.

Технико-экономическая целесообразность ведет к построению иерархической памяти на основе полупроводниковых постоянных и оперативных запоминающих устройств и магнитных внешних запоминающих устройств.

БСД БСИМ

Рис.1 Логическая структура микропроцессорной системы Полупроводниковые постоянные запоминающие устройства ПЗУ позволяют в процессе работы системы осуществлять только чтение заранее записанных данных. Имеют высокую скорость работы и энергонезависимы, т.е. сохраняют информацию при выключении питания.

Полупроводниковые оперативные запоминающие устройства ОЗУ работают в режимах оперативной (совпадающей с темпом работы микропроцессора) записи и чтения данных. Недостаток ОЗУ – их энергозависимость, т.е. потеря записанной информации при выключении питания.

Память системы адресуема, т.е. каждое слово записывается в ячейке памяти со своим уникальным адресом. Слово – совокупность двоичных единиц (бит) – двоичных разрядов, интерпретируемых как отдельное число или несколько смысловых групп двоичных разрядов.

Для получения числа из памяти или записи числа в память необходимо точно задать его адрес в памяти и осуществить операцию считывания данных из памяти.

Устройства ввода данных (УВв) – любые средства, предназначенные для передачи данных извне в регистры микропроцессора или в память (клавиатура пульта управления, ввод с перфолент и перфокарт, внешние запоминающие устройства на магнитных лентах, кассетах, дисках, дисплеи и т.д.).

Устройства вывода данных (УВвыв) – любые средства, способные воспринимать данные, передаваемые из регистров микропроцессора или ячеек памяти (дисплеи, печатающие устройства, внешние запоминающие устройства, пульт управления и т.д.).

Для подключения разнообразных устройств ввода или вывода данных (а также комбинированных устройств ввода-вывода) необходимо привести их все связи и сигналы к стандартному виду, т.е. провести согласование интерфейсов. Для этого используется специальный аппаратурный блок – информационный контроллер ИК, имеющий стандартный интерфейс со стороны подключения к информационной магистрали и нестандартный интерфейс со стороны устройств ввода-вывода, т.е. являющийся преобразователем интерфейсных сопряжений.

Микропроцессор МП, ОЗУ и ПЗУ вместе с УВвыв, предназначенными для операций с человеком или другой электронной системой, называется микро-ЭВМ. Микро-ЭВМ – это ЭВМ, центральная часть которой в составе процессора, ОЗУ, ПЗУ, информационного контроллера построена на основе БИС. Применение БИС в качестве основных элементных компонентов обеспечивают микро-ЭВМ такие преимущества перед другими типами ЭВМ, как компактность, надежность, малая материалоемкость, низкие мощность потребления и стоимость. Но магистральная структура микро-ЭВМ и скоростные ограничения микропроцессора определяют умеренные характеристики производительности микро-ЭВМ.

Это относится к микро-ЭВМ на основе микропроцессоров на одном или нескольких кристаллах. В микро-ЭВМ на основе биполярных микропроцессорных секций можно получить высокое быстродействие за счет реализации конвейерной обработки данных и скоростного высокоэффективного управления вычислительным процессом даже при магистральной структуре.

Микро-ЭВМ становится центральной частью электронной системы контроля, управления и вычислений, когда она вводится в контур управления некоторого объекта (процесса). Для сопряжения с микро-ЭВМ объект (процесс) должен быть оснащен датчиками состояния и исполнительными механизмами. Датчики выступают как источники вводимой для микро-ЭВМ информации, а исполнительные механизмы – как приемники выводимой информации. Для согласования интерфейсов подключение датчиков и исполнительных механизмов в системе осуществляется через блоки сопряжения датчиков и исполнительных механизмов.

В зависимости от особенностей объекта (процесса) и возможностей микропроцессора сложность каждого устройства или блока устанавливается на этапе проектирования. Части системы могут развиваться или вырождаться, но должен быть обеспечен общий принцип построения и работы всех электронных систем управления. Вследствие прямой зависимости между функциями программных и аппаратурных средств можно при построении электронной системы развивать либо аппаратуру, либо усложнять программное обеспечение.

Именно эти обстоятельства и определяют массовые возможности применения микропроцессорных систем управления практически во всех сферах.

Контроллер (блок местного управления) необходим для управления аппаратами ввода-вывода информации (АВВ). Он обеспечивает электромеханическое и логическое сопряжения информационного канала ЭВМ и частей АВВ, являющихся источниками или приемниками управляющей информации и данных, задает порядок следования, количество, электрические параметры, положение во времени и направление прохождения информации между информационными каналами и АВВ. Основная задача контроллера заключается в обеспечении условий отпирания и запирания одиночных вентилей или их групп, а также в запуске различного рода электрических двигателей, электромеханических переключателей, возбуждении соленоидов, приеме усиленных и сформированных разнообразных сигналов датчиков информации АВВ.

При любых вариантах функционального разбиения системы на части аппаратурные средства блока сопряжения с АВВ либо интегрируется со средствами БИС микропроцессора, либо выполняются отдельно в виде интерфейсной (интерфейсных) БИС.

Контроллер можно выполнить жестким соединением между группами вентилей, триггеров и т.д. как цифровой автомат на основе аппаратурной логики. Минимизация количества электронных элементов для корпусов интегральных схем, как правило, приводит к неупорядоченной электронной структуре, специализированной на конкретное использование только в данном устройстве. Изменение во временной диаграмме или введение новых сигналов в аппаратурном контроллере влекут за собой необходимость перепроектирования и переконструирования всего контроллера или его части.

Универсальные программируемые контроллеры реализуются в виде однокристальных БИС или на основе секций микропроцессорных комплектов БИС. В таких контроллерах разнообразные временные диаграммы сигналов и их последовательности порождаются не распределением регулярных сигналов тактовых генераторов путем проводных соединений, а преобразованием последовательностей команд (микрокоманд). Из-за гибкости программных и микропрограммных средств адаптации программируемого контроллера к конкретной области применения осуществляется за счет перепрограммирования, не затрагивающего аппаратурную реализацию контроллера или вызывающего только перезапись содержимого управляющих запоминающих устройств.

Технико-экономические параметры интегральных схем с высокой степенью интеграции элементов позволяют осуществлять управление АВВ информации ЭВМ посредством электронных структур, подобных структурам управляющих ЭВМ. При этом обеспечиваются: 1) функциональная гибкость за счет использования развитых систем команд и построения разнообразных сложных последовательностей сигналов на их основе с возможностью учета реакции системы на выдаваемые сигналы; 2) использование распределенных методов управления в иерархических управляющих системах, когда оптимизация процесса преобразования информации ведется на верхнем уровне управления, а непосредственное локальное управление осуществляется встроенным контроллером, воспринимающим и интерпретирующим как состояние АВВ, так и управляющие сигналы средств более высокого уровня управления; 3) простота специализации и модификации устройства управления АВВ.

Алгоритм управления определенным типом АВВ задается однозначно и в виде программы может быть записан в ПЗУ. Таким образом, программируемый контроллер в процессе работы многократно может выполнять одну и ту же программу, получая с более высокого уровня управления исходные данные и задания и функционируя автономно, независимо и параллельно с работой средств более высокого уровня.

МП ОЗУ ПЗУ УПИ УПИ

Рис.2 Логическая структура универсального Логическая структура универсального программируемого контроллера приведена на рис.2. Контроллер имеет магистральную структуру. Управление АВВ обеспечивают микропроцессор МП, микроконтроллер и микро-ЭВМ, выполненная на одном кристалле.

Если аппаратурных возможностей микропроцессора МП недостаточно, то к магистралям подключаются расширяющие ОЗУ и ПЗУ; поле памяти этих устройств может управлять дополнительным контроллером. Однако в отличие от микро-ЭВМ в контроллере системные функции расширяющих ОЗУ и ПЗУ развиты очень слабо и поэтому для управления ими достаточно простейших аппаратурных средств, обычно закладываемых в кристаллы БИС ОЗУ и ПЗУ. Узлы программируемого интерфейса УПИ и узлы сопряжения УС с пультом управления ПУ и АВВ имеют модульную структуру, что позволяет наращивать их при усложнении АВВ и увеличении их числа. Контроллер работает по жестко заданной, заранее отработанной и введенной в него программе. Во время работы контроллера нет необходимости в его взаимодействии с человеком.

Узлы программируемого интерфейса УПИ дают возможность учесть специфику АВВ и осуществить переход от внутрисистемного интерфейса информационной магистрали к интерфейсу разнообразных АВВ. Специализация шин управления АВВ обеспечивается подачей сигналов при выполнении определенной последовательности команд МП; их число зависит от числа узлов программируемого интерфейса УПИ.

СПУ АВВ АВВ АВВ ВЗУ ВЗУ

КСПУ КУВВ Гр КВЗУ

МА, МД, МУ

КОЗУ КПЗУ КУВВ Гр КУВВ

ОЗУ ПЗУ АВВ УВВ УВВ

Рис.3 Обобщенная логическая структура микро-ЭВМ с микропроцессорными контроллерами На рис.3 приведена обобщенная логическая структура микро-ЭВМ, в которой в качестве всех управляющих блоков устройств ЭВМ используются программируемые контроллеры, например контроллер системного пульта управления КСПУ. Он применяется для работы с системным пультом управления СПУ. Все аппараты ввода-вывода управляются контроллерами устройств ввода-вывода КУВВ или групповыми контроллерами устройств ввода-вывода ГрКУВВ. Оперативное ОЗУ и постоянные запоминающие устройства ПЗУ управляются с помощью соответствующих контроллеров КОЗУ, КПЗУ. При такой организации ЭВМ центральный процессор ЦП обеспечивает программируемые контроллеры только управляющей информацией высокого уровня, детализируемой контроллером.

Поэтому количество управляющей информации на информационной магистрали системы резко уменьшается, что позволяет увеличить скорость передачи данных. По существу, в этой схеме приведена многопроцессорная вычислительная система, в которой в пределе контроллер имеет те же возможности, что и центральный процессор. Низкая стоимость и высокая надежность БИС позволяют для достижения желаемых параметров ввести распределенную обработку во всех подсистемах вычислительной системы, что определяет новые способы организации вычислительных процессов в системах с децентрализованными управлением и обработкой информации.

Для включения микропроцессора в любую микропроцессорную систему необходимо установить единые принципы и средства его сопряжения с остальными устройствами системы, т.е. унифицированный интерфейс.

Унифицированный интерфейс – совокупность правил, устанавливающих единые принципы взаимодействия устройств микропроцессорной системы. В состав интерфейса входят аппаратурные средства соединения устройств (разъем и связи), номенклатура и характер связей, программные средства, описывающие характер сигналов интерфейса и их временную диаграмму, а также описание электрофизических параметров сигналов.

УВВ МП ОЗУ

На рис.4 представлена общая схема взаимодействия микропроцессора МП с устройствами ввода – вывода УВВ и ОЗУ в микропроцессорной системе. Связь МП с УВВ требует пяти групп связи, обеспечиваемых через выводы корпуса. По группе шин передается код выбора (адреса) устройства, по шине 2 – сигнал управления считыванием – записью, по шине 3 – сигнал запроса на прерывания, шины 4 и 5 используются для передачи данных от процессора к УВВ и от УВВ к МП. Связь МП с ОЗУ также содержит пять групп связей, которые необходимо обеспечить через выводы корпуса МП. По группе шин передается адрес в ОЗУ, шина 7 нужна для управления чтением/записью, по сигналам на шине 8 принимаются команды в процессор, а шины 9 и 10 обеспечивают передачу данных из ОЗУ в МП и обратно.

При проектировании БИС и устройств на их основе необходимо принимать во внимание сложность выполнения разветвленных связей между различными узлами (блоками) и устройствами. Поэтому практически реализованы и получили широкое распространение магистральные структуры связей, к которым подключены входы и выходы электронных узлов (блоков). Информационная магистраль (МИ) представляет собой совокупность проводников (шин) или кабелей, физические свойства которых обеспечивают передачу высокочастотных информационных сигналов. Электронные узлы (блоки), подключаемые к информационной магистрали, должны обладать определенными свойствами, иначе возможно образование короткозамкнутых связей и низкоомных нагрузок.

Рис.5 Схема магистральных связей трех регистров данных Рассмотрим пример передачи данных в системе трех 4-разрядных синхронизируемых регистров с информационными магистральными связями, позволяющий определить общие закономерности построения подобных структур (рис.5).

Входные сигналы записи данных А0-А3 передаются в регистр и вызывают срабатывание триггеров только на переднем фронте сигнала синхронизации при наличии управляющего сигнала “Разрешение записи” РЗn. Если сигнал РЗn=0, то сигналы входных данных не проходят на входы триггеров и поэтому не могут изменить состояние регистра.

Входные сопротивления для информационных входов Ai при этом становятся достаточно большими, их параллельное подключение к шинам магистрали данных не ведет к какимлибо проблемам.

Выходные информационные сигналы Q0-Q3 в рассматриваемых схемах формируются с помощью управляемых трехуровневых каскадов, вырабатывающих выходные сигналы логических состояний “0”, “1” и “Выключено”. Управление выходными каскадами триггеров регистра осуществляется сигналом “Разрешение выдачи” РВ. При запрете выдачи выходных состояний (РВ=0) выходные каскады переводятся в режим с высоким выходным сопротивлением. Поэтому параллельное подключение выходных выводов регистров к шинам информационной магистрали также не порождает проблем.

Сброс триггеров регистров происходит импульсом синхронизации при подаче сигнала “Разрешение установки 0” (РУ “0”).

В рассматриваемой схеме разрешена только лишь последовательная передача информационных сигналов. Поэтому, несмотря на то, что все входы регистров подключены к шинам магистрали и проходящие по магистрали сигналы поступают на входные каскады всех регистров, запись осуществляется только в один регистр управляющим сигналом РЗn= (принципиальных ограничений на одновременную запись одной и той же информации в несколько регистров нет). Однозначность информационных сигналов на магистрали при выдаче информации из регистров обеспечивается подачей только одного управляющего сигнала РВ=1.

Управляющие сигналы РВ=0 других регистров обеспечивают эффективную электрическую изоляцию их выходных каскадов от шин информационных магистралей.

Операция передачи данных “регистр-регистр” осуществляется следующим образом.

Рассмотрим таблицу истинности (табл.1) регистров с трехуровневыми выходными состояниями.

Примечание: Знаком отмечены сигналы, которые могут принимать значения либо “0”, либо “1” и не влияют на выполнение тех функций регистром, которые определены другими управляющими сигналами.

Используя таблицу истинности, определим условия передачи состояния регистра данных РгД1 в регистр данных РгД3 (в условной записи [РгД1 РгД3]):

После установки уровней управляющих сигналов передача информационного состояния происходит по импульсу синхронизации.

При увеличении числа регистров (или иных электронных блоков), подключенных к магистрали, правильность работы схемы не нарушается, если соблюдены правила проектирования регистров и схем управления ими.

Единая информационная магистраль микропроцессорной системы связывает между собой все устройства и функционально состоит из информационных магистралей, адресов, данных и сигналов управления.

В простой микропроцессорной системе только микропроцессор может вырабатывать адреса передаваемой в системе информации. Поэтому магистраль адресов (МА) – однонаправленная: микропроцессор генерирует сигналы кода адреса, а остальные устройства, подключенные к МА, только могут воспринимать их, выполняя непрерывно микрооперацию опознания кода адреса.

Количество шин магистрали адресов совпадает с разрядностью передаваемого кода адреса. Если используется 16-разрядный код, то в системе разрешается выработка 216 = адресов. Они могут все относиться к адресам ячеек памяти или к адресам ячеек памяти и адресам регистров данных устройств ввода-вывода.

Микропроцессор, а также ОЗУ, ВЗУ, дисплеи могут воспринимать или передавать данные. Другие устройства могут либо только принимать данные, например устройство печати, либо только выдавать их, например ПЗУ.

Чтобы обеспечить все возможности системы, магистраль данных является двунаправленной. Ее разрядность определяется разрядностью микропроцессора и равна 2, 4, 8, 16 и 32 бит. Если в микропроцессоре обрабатываются данные по программам двойной разрядности, то двойное слово пересылается за два цикла, т.е. имеет место временное мультиплексирование (оно также применялось в нескольких первых микропроцессорах, когда использовалась общая магистраль адресов и данных).

Микропроцессор и некоторые шины устройств ввода-вывода генерируют управляющие сигналы, предназначенные для синхронизации и определения операций устройств. Эти сигналы передаются по совокупности однонаправленных шин, в целом образующих магистраль сигналов управления (МУ). Все сигналы управления в электронной системе согласованы с системными сигналами синхронизации. Эти сигналы задают начало и последовательность срабатывания, как различных устройств системы, так и различных блоков и узлов внутри всех кристаллов БИС. Для задания главной последовательности синхронизирующих импульсов, как правило, применяется внешний кварц или генератор на его основе. Выдаваемые микропроцессором сигналы синхронизации бывают однофазными, реже двухфазными.

Каждый микропроцессор имеет уникальную систему сигналов управления. Поэтому конкретное описание всех шин МУ, так же как и цоколевки выводов корпуса, дается в технической документации на конкретный микропроцессор. Тем не менее, практически все микропроцессоры имеют общие сигналы. Среди них – сигнал “Сброс” – входной сигнал, вырабатываемый на пульте управления системы. Он приводит к сбросу всех внутренних регистров микропроцессора и загрузке счетчика команд – узла, определяющего последовательность выполнения команд программы, начальным значением адреса, где записана первая команда программы.

Важнейшая управляющая функция микропроцессора – определение потоков данных в системе. Микропроцессор вызывает слова команд из памяти в процессе их чтения, обращается в память за операндами или к внешним устройствам за новыми данными, может записать результат операции в память или, сформировав массив данных, определить необходимость их вывода на внешние устройства. Когда микропроцессор посылает данные какому-то устройству, происходит операция записи данных, а когда получает данные от какого-то устройства, то считывает данные из его информационного регистра и выполняет операцию чтения данных. Чтобы задать направление передачи данных по МД, микропроцессор генерирует сигналы “Чтение/запись”, передаваемые по одной из шин МУ.

Специфика устройств ввода-вывода данных такова, что информация может быть потеряна, если МП своевременно не осуществит операцию с устройством. Поэтому эти устройства генерируют сигналы “Запрос прерывания процессора”, обращающие внимание микропроцессора на состояние готовности (или неисправности). Микропроцессор имеет вход для приема, по крайней мере, одного сигнала “Запрос прерывания процессора”. Если же запрос принимается, то МП информирует систему, вырабатывая ответный сигнал “Запрос прерывания удовлетворен”.

Разная скорость работы устройства ввода-вывода и микропроцессора порождает необходимость приостановки процессора на время подготовки данных во внешнем устройстве. Поэтому режим работы ожидание микропроцессора определяется внешним сигналом “Данные подготовлены (данные не подготовлены)”. Всего в МУ передается до десятка (и более) разнообразных сигналов управления.

Когда необходимо перейти от одного вида интерфейса к другому, применяют специальные аппаратурные средства в виде преобразователя интерфейсов и интерфейсного контроллера. При построении микропроцессорных систем наиболее часто осуществляются преобразования, связанные с разными форматами электронных сигналов.

Все МП обрабатывают цифровые данные, представленные в параллельной форме. В этом случае разряды слов данных передаются одновременно по информационной магистрали и обрабатываются параллельно во всех разрядах АЛБ микропроцессора, поэтому внутри электронной системы все передачи данных также производятся в параллельном формате. Но в периферийной части электронных систем могут быть разнообразные форматы информационных сигналов, среди которых наиболее важными являются аналоговые и цифровые последовательные Аналого-цифровые и цифро-аналоговые преобразователи в виде БИС решают задачи преобразования аналоговых сигналов в параллельные коды и наоборот. Развитие управляющих средств этих преобразователей позволяет не только существенно упростить их интерфейс с МП, но практически обеспечить прямое соединение без дополнительных аппаратурных средств. Данные в последовательном цифровом формате передаются по одной информационной шине, что существенно снижает количество связей в периферийной части систем, в случаях, когда не требуется осуществлять сопряжение с периферийными быстродействующими устройствами. Эти данные могут прямо вводиться (или выводиться) в МП, для чего необходимо разработать программные модули приема и преобразования форматов данных с соответствующей синхронизацией МП и внешних устройств. Временные затраты и низкая эффективность такого решения могут быть преодолены переходом к аппаратурной реализации системы ввода-вывода данных на основе использования специальных БИС контроллеров – преобразователей форматов данных, которые получили название универсальных асинхронных приемников-передатчиков.

Асинхронная передача данных означает, что приемник (например, МП) и передатчик (например, телетайп) осуществляют связь в условиях, когда каждый имеет свою собственную систему синхронизации, поэтому передатчик посылает свои данные в любой момент, не сообразуясь с временным состоянием приемника. В приемнике должны быть предусмотрены средства анализа и вхождения во “временное зацепление”, т.е. средства синхронизации своей работы с работой передатчика.

Последовательные информационные сигналы формируются в виде “1” или “0” уровней тока (напряжения), значения которых сохраняются постоянными в течение периода следования информационных сигналов Тп. Уровень сигнала может изменять свою величину только в начале периода следования информационных сигналов.

До начала подачи цифровой информации в линию связи постоянно поступает сигнал “1” уровня. Если необходимо начать передачу данных, то им всегда предшествует так называемый стартовый бит “0”. Затем следует посылка битов слова данных, например 7разрядного.

Рис.6 Формат сигналов последовательных данных (А), последовательный байт Слово данных может сопровождаться контрольным битом, соответствующим четности/нечетности “1” в передаваемом коде. Завершается посылка двумя стоповыми битами, всегда имеющими значение “1”. Внутри слова данных младший значащий разряд передается первым, старший – последним. После выдачи сигналов СТОП передатчик может либо сразу же передавать следующее слово данных, либо сохраняет уровень “1”, соответствующий исправности линии связи и передатчика при отсутствии передаваемых данных. Приемник следит за уровнями сигнала в линии связи, фиксируя переход от “1” к “0” как начало передачи, воспринимает данные следующих семи или восьми интервалов, анализирует наличие СТОП-битов и принимает решение о прекращении или продолжении приема. Следовательно, введение СТАРТ и СТОП в кодовую посылку позволяет осуществить синхронизацию приемника и передатчика и правильно интерпретировать сигналы данных.


На рис.6,А приведен формат последовательных данных, а на рис.6,Б – пример последовательной передачи двух слов данных с контролем на нечетность передаваемых “1” данных.

Чтобы облегчить построение схем сопряжения внешних устройств с последовательным форматом выходных сигналов при создании микропроцессорных систем, в состав комплектов микропроцессорных БИС включается БИС контроллера последовательно-параллельного интерфейса. Такие контроллеры интерфейса имеют различную сложность, свои специфические особенности, но функции, выполняемые ими, практически одинаковы и соответствуют смысловому названию БИС универсальных асинхронных приемников-передатчиков (УАПП) или асинхронных интерфейсных адаптеров связи (АСИА).

Рис.7 Функциональная структура асинхронного приемопередатчика Рассмотрим особенности функционального построения и режим работы типового БИС УАПП (рис.7). В структуре БИС УАПП содержатся следующие основные электронные блоки: приемник последовательных сигналов, выполняющий преобразование данных последовательного формата в параллельный код; передатчик сигналов, осуществляющий преобразование параллельного кода в последовательный формат; блок центрального управления, блок буферного хранения данных и блок связи с информационной магистралью микропроцессора, блок системного управления.

Как и любой другой компонент электронной информационно-управляющей системы, БИС УАПП имеет адресное программное управление. УАПП по командам МП может выполнять четыре операции, для задания которых достаточно выдавать коды двух адресов и управляющий сигнал на магистрали управления “Чтение/запись” (Чт/Зп).

Рассмотрим выполнение команд УАПП.

1. Записать слово в передающий регистр данных. По этой команде слово данных из аккумулятора МП передается в передающий регистр данных (РгД) передатчика через буферный регистр данных (БРгД). Затем это слово данных передается в сдвигающий регистр данных передатчика и выдается в последовательном формате в интерфейс соответствующего внешнего устройства.

2. Считать слово из приемного регистра данных. При выполнении этой команды в аккумулятор МП передается слово данных, образованное в результате параллельной передачи из сдвигающего регистра приемника после окончания приема одного слова данных в последовательном формате.

3. Записать код управляющего слова в регистр сигналов управления. Блок центрального управления преобразует сигналы триггеров регистра управления (РгУ) (обычно восьмиразрядного) в сигналы управления различными блоками. Микропроцессор передает в БЦУ информацию о внешнем источнике синхронизации, формате последовательного кода и направлении передачи. В коде управления форматом задается число разрядов данных (обычно до восьми), число СТОП битов и признаки четности. Этой информации достаточно для программирования работы УАПП по передаче данных.

4. Считать информацию состояния. При осуществлении операции ввода данных МП может осуществлять считывание, ввод и анализ статусной информации УАПП, которая хранится в регистре состояния (РгС) (обычно восьмиразрядный).

Рассмотрим режим взаимодействия МП и УАПП при вводе последовательных данных от внешнего устройства (ВУ). В программе работы МП должен быть предусмотрен процесс инициализации УАПП, который осуществляется засылкой управляющей информации в РгУ по команде 3. В составе этой управляющей информации имеются сигналы “Разрешение прерывания” (РПр) и “Готовность слова данных” (ГСД). Получив управляющую информацию, УАПП начинает анализ слова данных на входе и их ввод при наличии сигнала СТАРТ в коде слова данных. Когда в приемный РгД передается полное слово данных, то в триггере готовности слова данных устанавливается уровень “1”. Установка этого триггера является основанием для генерации сигнала запроса прерывания МП, если ранее от МП в составе управляющего слова поступил сигнал уровня “1”. На разрешение передачи слова микропроцессор вырабатывает сигнал “Запрос прерывания удовлетворен” и осуществляет переход на выполнение программы прерывания по вводу данных.

В программе прерывания, прежде всего, осуществляются сохранение информационного содержания внутренних регистров МП и блокировка других сигналов прерывания на входе блока прерывания МП. Затем выполняется команда 4 и следует анализ тех битов информации состояния, которые связаны с контролем правильности выполнения операции приема данных, т.е. проверяется нарушение четности, переполнение или определяются ошибки форматирования. Если произошла ошибка, то совершается переход к подпрограмме анализа причин ошибок. Если ошибок нет, то выполняется команда 2, и принятые данные передаются в аккумулятор или какой-либо регистр МП. Затем МП снимает блокировку сигналов блока прерывания, восстанавливает состояние прерванной программы и продолжает ее выполнение до получения следующего сигнала запроса прерывания.

Для ввода данных МП через буферный регистр данных передается слово в передающий РгД. Узел управления передачей (УУПд) осуществляет параллельную передачу слова из передающего регистра в сдвигающий передающий регистр (СПР). Здесь слова данных дополняются стартовым битом, битом четности и необходимым числом СТОПбитов. Наличие 8-разрядов данных в аппаратурных ресурсах УАПП позволяет применять различные методы кодирования данных 5-, 7- и 8-разрядными кодами. Затем слово данных, сформированное в СПР, под действием импульсов синхронизации сдвигается, и электрические сигналы в виде токовых посылок поступают в линию связи. Таким образом, формируется последовательный информационный формат пересылаемых данных.

При приеме данных последовательные кодовые сигналы принимаются в сдвигающий приемный регистр (СПрР). Затем информационные разряды данных параллельно передаются в приемный регистр данных УАПП.

Как уже отмечалось, МП при взаимодействии с УАПП выполняет четыре основные операции, которые аналогичны чтению и записи данных, осуществляемых в определенных регистрах УАПП. Один и тот же адрес используется для операций с регистрами состояния и управления, поскольку сигнал на шине Чт/Зп магистрали управления точно дополняет адрес кода команды. Аналогично, оказывается достаточно только одного кода адреса для операций с приемным и передающим регистрами данных РгД.

Если формат последовательных сигналов данных может быть реализован рассмотренными средствами приемника и передатчика, то УАПП используют для работы с любыми внешними устройствами последовательного действия без необходимости применения новых команд или каких-либо дополнительных аппаратурных средств.

Для настройки аппаратурных интерфейсов средств УАПП на определенные функции приема-передачи данных необходимо выполнить его программную инициализацию.

Рассмотрим функции, определяемые каждым битом типичного управляющего слова.

Бит “Разрешение прерывания при приеме” управляет вместе с битом “Готовность слова данных” регистра состояния УАПП выработкой сигнала запроса прерывания работы МП при приеме данных.

Бит “Разрешение прерывания при передаче данных” управляет вместе с битом “Окончание передачи слова данных” регистра статуса выработкой сигнала запроса прерывания работы МП при передаче данных.

Несколько битов управляющего регистра используются для кодирования разрядности слов (7 или 8 бит), четности/нечетности или отсутствия контроля, количества СТОП-битов ( или 2).

Два бита кода управляющего слова достаточно для задания сигналов сброса управляющих цепей УАПП и определения коэффициента деления частоты синхроимпульсов при приеме данных. Отметим, что инициализации УАПП предшествует сброс управляющих цепей посылкой кода управляющего слова, в котором заданы условия обнуления (установкой соответствующих управляющих битов в уровень “1”).

Коэффициент деления частоты синхроимпульсов отражает принятую схему выделения принимаемых информационных сигналов. Как уже было показано, начальная синхронизация вызывается СТАРТ-битом, сообщающим приемнику, что далее следуют, биты данных, четности, СТОП.

Чтобы облегчить синхронизацию работы внешних устройств, в УАПП используется в 16 или 64 раза более высокая частота, чем скорость передачи данных, определяемая соотношением 1/Тп. Следовательно, один период следования синхроимпульсов, передаваемых в УАПП, должен быть равен 1/16 Тп или 1/64 Тп. Поэтому после обнаружения перехода “1” или “0”, вызываемого СТАРТ-битом, с помощью средств УАПП можно подтвердить этот переход через 8 (или 32) периодов (т.е. приблизительно в середине периода Тп) и установить, что именно СТАРТ-бит имеет место, а не случайная помеха. Аналогичным образом осуществляется стробированием всех остальных информационных переходов внутри периода следования последовательных сигналов, что увеличивает вероятность правильного выделения информационных сигналов на уровне помех.

Узлы управления приемом и передачей данных (УУПд и УУПр) ведут анализ поступаемых и передаваемых сигналов. В случае отклонения от заданного режима эти блоки управления формируют уровень “1” соответствующих битов в регистре состояния.

Регистр состояния фиксирует следующие важные сигналы состояния. Бит “Запрос прерывания” всегда находится в состоянии, соответствующем сигналу “Запрос прерывания работы МП” УАПП. Этот бит сбрасывается в состояние “0”, когда МП выполняет команды чтения или записи данных в приемных – передающих регистрах УАПП. Установка бита “Запрос прерывания” в регистре состояния УАПП позволяет МП выделить только один УАПП, выставивший запрос прерывания, из нескольких УАПП, работающих параллельно в системе. Микропроцессор по своим внутренним программам может осуществить последовательное считывание и анализ данного бита в кодах состояний всех подключенных УАПП и выделить активный интерфейсный контроллер, т.е. сформировавшийся сигнал запроса прерывания.

Бит “Контроль четности” соответствует состоянию четности битов данных, если четность включена в формат и задана в управляющем слове. При нарушении четности данный бит регистра состояния устанавливается в значение “1”, что позволяет обратить внимание МП на нарушение установленного режима работы.

Как только завершается прием последовательного слова с приемного сдвигающего регистра, УУПр выполняет анализ количества СТОП-битов. При обнаружении каких-либо отклонений генерируется сигнал “Ошибка форматирования” путем установки соответствующего бита регистра в состояние “1”.

При приеме данных УАПП сформированные слова передаются из сдвигающего регистра в приемный РгД, а из него в МП. Если после приема одного слова не поступил запрос на его передачу в МП, то другое последовательное слово, сформированное в сдвигающем регистре, не может быть передано в приемный РгД. Поскольку приемный РгД заполнен, передача в него второго слова затрет первое. При этом теряется слово данных и нарушается правильная работа системы. Поэтому обнаружение факта приема следующего слова до передачи в МП предыдущего ведет к установке РгС в “1” бита “Ошибка переполнения”. Этот сигнал сообщает МП о том, что произошла потеря слова в процессе передачи последовательного массива данных.

Бит “Приемный регистр данных заполнен” свидетельствует о готовности слова данных к передаче в МП.

Бит “Передающий регистр данных освобожден” устанавливается в состояние “1” после передачи содержимого передающего регистра данных в сдвигающий регистр данных передатчика. Этот сигнал регистра состояния указывает микропроцессору те моменты, в которые может быть осуществлена передача очередного слова данных из МП и УАПП.

В составе регистра состояния УАПП могут быть также триггеры, устанавливаемые сигналами состояния модемов. Модемы – электронные блоки связи МП с дистанционно отдаленными внешними устройствами по телефонной линии связи. Они преобразуют цифровую информацию в аналоговую, предназначенную для распространения по телефонным линиям связи. Модемы ставятся на обоих концах линии связи для осуществления процессов модуляции и демодуляции цифровой информации.

Большая степень автономности работы УАПП позволяет обеспечить высокую эффективность использования МП в системе, поскольку требует от него только данных по инициализации своего состояния и позволяет МП выполнять вычислительный процесс одновременно с выполнением процесса ввода-вывода информации в УАПП. Отметим также, что развитые 16-разрядные МП имеют все те возможности, которые обеспечиваются в микросистемах на основе обычных МП и БИС УАПП.

Вследствие малой разрядности секций микропроцессора и определенности функционального наполнения их реализуют, как правило, в виде биполярных БИС в корпусе с 42 – 64 выводами. Большое количество выводов корпуса одной секции БИС и внутренняя логическая структура секции микропроцессора обеспечивают построение микро-ЭВМ различной разрядности с наращиваемым числом входов прерываний, различным количеством подключаемых УВВ и т.д.

В состав комплекта БИС секционного микропроцессора входит значительное число секций. Рассмотрим наиболее важные из них.

Секции арифметическо-логических БИС используются для построения операционных блоков обработки информации. Они включают в себя несколько разрядов АЛБ, управляющих регистров, СОЗУ и узлов связи с информационными магистралями. Секции БИС опережающего параллельного переноса позволяют объединить арифметическологические секции в высокоскоростные блоки обработки информации за счет создания пирамидальных схем ускоренного переноса.

Секции БИС для задания последовательности микрокоманд, применяемые для построения блоков микропрограммного управления, дают возможность вырабатывать выходной код в зависимости от внешнего управляющего кода, кода состояния процессора, содержимого внутреннего стека, а также внутреннего состояния самой секции.

При микропрограммном управлении каждой команде соответствует микропрограмма – последовательность микрокоманд, выполнение которых приводит к выполнению операций, заданных командой. Микрокоманда управляет выполнением одной или нескольких микроопераций.

Рис.8 Структура программируемой матрицы Схема ПЛМ приведена на рис.8, она содержит логические матрицы адресов И и данных ИЛИ, с помощью которых осуществляется преобразование входного n-разрядного кода в m-разрядный выходной код. Матрицы данных ПЗУ и ПЛМ совпадают. Различие ПЗУ и ПЛМ существует только между матрицами адресов или дешифраторами адресов.

При построении дешифратора адресов ПЗУ обязательна постановка коммутирующих элементов между входными шинами и шинами переходных функций. Поэтому в дешифраторе каждой комбинации входных сигналов соответствует одна и только одна переходная функция. Всего переходных функций 2 n. В ПЛМ коммутирующие элементы для ряда входных переменных могут отсутствовать. Поэтому некоторые переменные не влияют на выбор переходной функции. Число переходных функций ПЛМ 0 1 2 n.

На практике получили распространение ПЛМ с многоразрядными адресами, для которых число входных переменных равно 16.24 разрядам и более. ПЗУ и ПЛМ различаются по системе адресации информационного поля данных, распределению информационных полей, возможности одновременного опроса нескольких переходных функций. Так как в ПЛМ осуществляется избыточная свободная адресация, а в ПЗУ – жесткая не избыточная адресация, то в ПЛМ большому количеству входных комбинаций адресов соответствует малое количество адресуемых переходных функций. Разные адреса могут определять одну и ту же переходную функцию или не определять ни одной. Кроме того, возможны варианты, когда один адрес определяет более одной переходной функции.

Специфика внутреннего распределения информационных полей в ПЛМ заключается в том, что посредством двух (или более) различных адресов можно адресовать одну и ту же область данных матрицы, что позволяет обращаться к микропрограммам по различным адресам. Следовательно, появляется возможность микропрограммного перехода к микропрограммам из различных текущих условий без выполнения специальных микрокоманд перехода. Эта особенность адресации обеспечивается наличием безразличных разрядов в коде адреса.

Одновременность выбора двух (и более) выходных информационных слов и объединение их по ИЛИ на выходе ПЛМ определяются возможностью адресации различных переходных функций одним адресом. При этом сохраняется выбор каждого информационного слова своим специфичным адресом. Жесткая не избыточная адресация ПЗУ позволяет иметь однозначное соответствие адресов и слов в информационном поле данных.

Обычная ПЛМ – комбинационная логическая схема. Чтобы построить микропрограммный последовательностный автомат, необходимы регистры на входах и выходах ПЛМ и обратная связь для задания закона выработки последовательностных состояний. Встраивание входных и выходных регистров в блок управления с ПЛМ обеспечивает автономную функциональную законченность БИС. Управление приемом и выдачей информационных состояний регистров позволяет использовать такую БИС в любой асинхронной (а также синхронной) микро-ЭВМ и снимает проблему “гонок” (“состязаний”).

Рис.9 Схема БИС микропрограммного управления на основе программируемой логической матрицы Схема БИС микропрограммного управления вертикального типа с информационным полем на основе ПЛМ приведена на рис.9. Она содержит ПЛМ, регистр команд РгК, регистр состояния системы РгС, регистр следующего адреса микрокоманды РгАМК, буферный регистр следующего адреса микрокоманды БРгАМК, регистр внутренних состояний блока микропрограммного управления РгСМУ, выходной регистр микрокоманд РгМК, а также узел местного управления и синхронизации УМУиС. В качестве входной информации в ПЛМ подаются код команды (например, 16-разрядный), код следующего адреса (например, 4-разрядный) и несколько разрядов кода состояния системы, определяющих формирование условий переходов в микропрограммах и обработку сигналов прерывания.

Выходной код ПЛМ обычно содержит 20-30 разрядов, поскольку микрокоманды большей разрядности требуют применения корпусов БИС с большим количеством выводов.

Часть выходных сигналов ПЛМ не выводится из БИС. Код следующего адреса микрокоманды записывается в регистр БРгАМК, а затем передается в регистр РгАМК.

Сигналы с регистра РгСМУ делятся на две группы, одна из которых передается внутри БИС в УМУиС, а вторая через контакты корпуса выводится из БИС и используется блоком БЦУиС. В каждом машинном такте микрокоманда выдается на информационную магистраль микрокоманд ИММК, а в РгАМК заносится некоторый код, определяющий вместе с командами РгС и РгСМУ адрес следующей команды.

Свойство одновременности выбора нескольких выходных адресных шин ПЛМ увеличивает информационную насыщенность ПЛМ по сравнению с ПЗУ и позволяет выиграть в 3-10 раз в числе элементов, требуемых для построения информационных полей БИС.

Секции БИС приоритетно векторного прерывания включают в себя регистры приема внешних сигналов запросов прерывания, кода маскирования состояния, приоритетный шифратор, узел формирования кода приоритетного вектора, блоки местного микропрограммного управления и управления информационными магистралями.

Секции БИС триггерных регистров широкого назначения используются для организации разнообразных буферов хранения цифровой информации.

Секции БИС приемопередатчиков информации (с контролем правильности передачи или без него) содержат буферные регистры для хранения входной и выходной информации, усилители для работы на внешние информационные магистрали (как правило, с тремя внутренними состояниями: “Включено”, “Выключено”, “Отключено”).

В состав всех комплектов БИС (в том числе и секционных) входят БИС ОЗУ, ПЗУ, программируемого ПЗУ или ППЗУ, ПЛМ, программируемой ПЛМ или ППЛМ, имеющие разнообразную организацию информационных полей и управляющие интерфейсной логикой. Они позволяют создавать наращиваемые поля оперативной, постоянной и микропрограммной памяти, работать с прямыми и интерфейсными информационными сигналами, строить многовходовые системы адресной выборки, цепи контроля передаваемой и хранимой информации и т.д.

Развитая внутренняя структура секционных комплектов БИС микропроцессора обеспечивает возможность построения высокопроизводительных средств эффективной эмуляции развитых микро-ЭВМ и позволяет создавать гибкие эффективные системы с адаптацией к области применения.

ЗУМК МП

Обобщенная структура процессора на основе комплекта БИС приведена на рис.10. В основу процессора положены секции микропроцессоров МП и секции ускоренного опережающего переноса (Рассматриваемые микропроцессоры могут быть построены на основе микропроцессорных комплектов серий КР582, К583, КР584, К589, К1800, КР1802, КР1804, U83-К1883). Для построения интерфейсных схем применены секции приемопередатчиков сигналов ППС, позволяющие организовать двунаправленные магистрали данных, адресов и сигналов управления. Блок микропрограммного управления строится на основе ПЗУ или ППЗУ, а также БИС выработки последовательности управляющих сигналов. Последние применяются в качестве блока управления микрокомандами БУМК. Для управления приоритетными векторными прерываниями используются соответствующие секции БИС ПВП для построения регистров – секции БИС регистров универсального назначения. Блок местного управления БМУ управляет всей системой.

Поскольку секции микропроцессора имеют некоторый набор рабочих регистров общего назначения, любые из них могут быть выделены в качестве счетчика команд, регистра – указателя стека или других рабочих и управляющих регистров.

Рассмотрим взаимодействие основных блоков процессора. Команда извлекается из ОЗУ и по магистрали данных МД передается регистр команд РгК. Код команды поступает через блок адресации БА и блок управления микрокомандами БУМК, чтобы преобразовать его в первый адрес микрокоманды в запоминающем устройстве микрокоманд ЗУМК. Затем выполняется несколько микроопераций для поиска данных в ОЗУ и передачи их в микропроцессор МП, выполнения операций в арифметическо-логическом блоке, контроля переполнения и запросов на прерывание и т.д.



Pages:     | 1 || 3 |
 


Похожие работы:

«РОССИЙСКАЯ АКАДЕМИЯ НАУК ИНСТИТУТ НАУЧНОЙ ИНФОРМАЦИИ ПО ОБЩЕСТВЕННЫМ НАУКАМ РОССИЕВЕДЕНИЕ: ОТЕЧЕСТВЕННЫЕ ИССЛЕДОВАТЕЛИ СПРАВОЧНИК МОСКВА 2014 ББК 6/8 Р 76 Центр россиеведения, Центр информатизации Ответственный редактор: д-р полит. наук И.И. Глебова Составители: канд. экон. наук М.С. Пальников, канд. ист. наук В.И. Плющев, канд. филос. наук О.В. Хмелевская Редакторы библиографических описаний: К.Р. Долгова, Г.Н. Папылева Россиеведение: Отечественные исследователи: СпраР 76 вочник / РАН. ИНИОН....»

«С. М. Кашаев Л. В. Шерстнева 2-е издание Санкт-Петербург БХВ-Петербург 2011 УДК 681.3.068+800.92Pascal ББК 32.973.26-018.1 К31 Кашаев, С. М. К31 Паскаль для школьников. Подготовка к ЕГЭ / С. М. Кашаев, Л. В. Шерстнева. — 2-е изд., перераб. и доп. — СПб.: БХВ-Петербург, 2011. — 336 с.: ил. + CD-ROM — (ИиИКТ) ISBN 978-5-9775-0702-8 Подробно описаны приемы программирования на Паскале и технология разработки различных алгоритмов программ с акцентом на темы, выносимые на Единый государственный...»

«Министерство образования и науки Российской Федерации Амурский государственный университет УТВЕРЖДАЮ Зав. кафедрой ОМиИ _Г.В. Литовка _2012 г. УЧЕБНО-МЕТОДИЧЕСКИЙ КОМПЛЕКС ПО ДИСЦИПЛИНЕ МАТЕМАТИКА И ИНФОРМАТИКА для направления подготовки 031100.62 – Лингвистика Составитель: О.А. Лебедь, старший преподаватель Благовещенск, 2012 Печатается по решению редакционно-издательского совета факультета математики и информатики Амурского государственного университета О.А. Лебедь Учебно-методический...»

«Институт водных и экологических проблем СО РАН Институт вычислительных технологий СО РАН Геоинформационные технологии и математические модели для мониторинга и управления экологическими и социально-экономическими системами Барнаул 2011 УДК 004.5+528.9 ББК 32.97+26.1 Г35 Утверждено к печати Ученым советом Института водных и экологических проблем СО РАН Руководители авторского коллектива: Ю.И. Шокин, Ю.И. Винокуров Ответственный редактор: И.Н. Ротанова Рецензенты: Белов В.В., Бычков И.В., Гордов...»

«УДК. 004.42 Джаббаров Адиб Холмурадович Разработка алгоритмов и программ для автоматизированного длительного мониторинга деятельности сердца Специальность: 5А330204– Информационные системы диссертация на соискание академической степени магистра Научный руководитель : д.т.н.,проф., Зайнидинов Х.Н СОДЕРЖАНИЕ Введение.. Анализ...»

«Пути Пограничные Пути Пограничные Проект финансируется на средства Фонда внешних границ. Министерство внутренних дел Литовской Республики несет ответственность за содержание издания, которое ни при каких обстоятельствах не может рассматриваться как позиция Европейского Союза. Пути пограничные 2010 г. Подготовка издания — ЗАО VIP Vieosios informacijos partneriai  Пути Пограничные Свобода, безопаСноСть и правоСудие Еще раз о результатах помощи в рамках ФВГ Раймундас Палайтис Свобода,...»

«Преподавание клинической лабораторной диагностики студентам медицинского ВУЗа МежВУЗовская и межведомственная цикловая методическая комиссия по клинической лабораторной диагностике на базе СПбГМУ им. И.П.Павлова Региональные публикации ВОЗ, Восточно-средиземноморские серии 19 Обучение лабораторной медицине в медицинских образовательных учреждениях Руководство по эффективному использованию клинических лабораторных тестов Перевод с английского Н.А Макаровой под редакцией профессора В.В.Меньшикова...»

«КОМПЬЮТЕРНАЯ НОТНАЯ ГРАФИКА Учебник для музыкально-образовательных заведений Maestro Music Software 2012 Компьютерная нотная графика: Учебник для музыкально-образовательных заведений Коллектив авторов под руководством Голованова Д. В. Издание предназначено для обучения навыкам современной компьютерной нотации с опорой на основные исторические сведения, стандарты и правила традиционной нотации. Оно может быть использовано в образовательных циклах, как начального, так среднего и отчасти высшего...»

«УДК 621.37 МАХМАНОВ ОРИФ КУДРАТОВИЧ Алгоритмические и программные средства цифровой обработки изображений на основе вейвлет-функций Специальность: 5А330204– Информационные системы диссертация на соискание академической степени магистра Научный руководитель : к.т.н., доцент Хамдамов У. Р. ГОСУДАРСТВЕННЫЙ КОМИТЕТ СВЯЗИ,...»

«МЕТОД ПРЕДСКАЗАНИЯ В ЗЫКЕ ПЕРВОГО ПОРЯДКА Демин1 А.В., Витяев2 Е.Е. 1 Институт систем информатики имени А. П. Ершова СО РАН г. Новосибирск 2 Институт математики СО РАН г. Новосибирск, e-mail: vityaev@math.nsc.ru Аннотация В работе продолжается рассмотрение метода и программной системы Discovery обнаружений знаний в данных, реализующие разработанный ранее реляционный подход к обнаружению знаний. Рассматривается метод предсказания, использующий обнаруженные системой Discovery закономерности в...»

«Федеральное государственное бюджетное учреждение науки Геофизический центр Российской академии наук ОТЧЕТ ГЕОФИЗИЧЕСКОГО ЦЕНТРА РАН ЗА 2012 ГОД. Результаты научных исследований и международных проектов Москва 2013 GEOPHYSICAL CENTER OF RUSSIAN ACADEMY OF SCIENCES REPORT OF GEOPHYSICAL CENTER OF RAS Results of Science Researches and International Projects for 2012 Moscow 2013 В настоящем издании содержатся сведения о работе Учреждения Российской академии наук Геофизического центра в 2012 году, а...»

«Администрация города Соликамска Соликамское краеведческое общество Cоликамский ежегодник 2010 Соликамск, 2011 ББК 63.3 Б 73 Сергей Девятков, глава города Соликамск Рад Вас приветствовать, уважаемые читатели ежегодника! Соликамский ежегодник — 2010. — Соликамск, 2011. — 176 стр. 2010 год для Соликамска был насыщенным и интересным. Празднуя свое 580-летие, город закрепил исторический бренд Соляной столицы России, изменился внешне и подрос в Информационно-краеведческий справочник по городу...»

«В каком виде существует информация? Информация может существовать в виде: текстов, рисунков, чертежей, фотографий; • световых или звуковых сигналов; • радиоволн; • электрических и нервных импульсов; • магнитных записей; • жестов и мимики; • запахов и вкусовых ощущений; • хромосом, посредством которых передаются по наследству признаки и свойства • организмов и т.д. Предметы, процессы, явления материального или нематериального свойства, рассматриваемые с точки зрения их информационных свойств,...»

«Министерство образования Республики Беларусь Учреждение образования Гродненский государственный университет имени Янки Купалы ИНФОРМАЦИОННЫЕ ТЕХНОЛОГИИ И ПРОГРАММНЫЕ СРЕДСТВА: ПРОЕКТИРОВАНИЕ, РАЗРАБОТКА И ПРИМЕНЕНИЕ Сборник научных статей Гродно 2011 УДК 004 005.951(082) ББК 32.81я43 И38 Редакционнаяколлегия: кандидат физико-математических наук, доцент Л.В. Рудикова (отв. редактор); кандидат технических наук, доцент Е. Н. Ливак; Рецензенты доктор технических наук, профессор, зав. каф.технологий...»

«ПРАВИТЕЛЬСТВО МОСКВЫ КОМИТЕТ ПО АРХИТЕКТУРЕ И ГРАДОСТРОИТЕЛЬСТВУ УКАЗАНИЕ от 20 февраля 1998 г. N 7 ОБ УТВЕРЖДЕНИИ ПОСОБИЯ К МГСН 2.02-97 ПРОЕКТИРОВАНИЕ ПРОТИВОРАДОНОВОЙ ЗАЩИТЫ ЖИЛЫХ И ОБЩЕСТВЕННЫХ ЗДАНИЙ 1. Утвердить и ввести в действие для использования проектными организациями, осуществляющими проектирование жилых и общественных зданий для строительства в г. Москве и лесопарковом защитном поясе, разработанное НИИ строительной физики РААСН по заказу Москомархитектуры пособие к МГСН 2.02-97...»

«МИНИСТЕРСТВО ОБРАЗОВАНИЯ И НАУКИ РОССИЙСКОЙ ФЕДЕРАЦИИ Филиал федерального государственного бюджетного образовательного учреждения высшего профессионального образования Кемеровский государственный университет в г. Анжеро-Судженске 1 марта 2013 г. РАБОЧАЯ ПРОГРАММА по дисциплине Отечественная история (ГСЭ.Ф.3) для специальности 080116.65 Математические методы в экономике факультет информатики, экономики и математики курс: 1 экзамен: 1 семестр семестр: 1 лекции: 36 часов практические занятия: 18...»

«МЕЖДУНАРОДНЫЙ КОНГРЕСС ПО ИНФОРМАТИКЕ: ИНФОРМАЦИОННЫЕ СИСТЕМЫ И ТЕХНОЛОГИИ Материалы международного научного конгресса Республика Беларусь, Минск, 31 октября – 3 ноября 2011 года INTERNATIONAL CONGRESS ON COMPUTER SCIENCE: INFORMATION SYSTEMS AND TECHNOLOGIES Proceedings of the International Congress Republic of Belarus, Minsk, October' 31 – November' 3, 2011 В ДВУХ ЧАСТЯХ Часть 2 МИНСК БГУ УДК 37:004(06) ББК 74р.я М Р е д а к ц и о н н а я к о л л е г и я: С. В. Абламейко (отв. редактор), В....»

«АБРАМОВ Игорь Иванович (род. 11 августа 1954 г.) — доктор физико-математических наук, профессор кафедры микро- и наноэлектроники Белорусского государственного университета информатики и радиоэлектроники (БГУИР), заведующий научно-исследовательской лабораторией Физика приборов микро- и наноэлектроники БГУИР. В 1976 г. окончил физический факультет Белорусского государственного университета по специальности Радиофизика и электроника, в 1982 году защитил кандидатскую, в 1993 — докторскую...»

«ТКП - 2009 (02240) ТЕХНИЧЕСКИЙ КОДЕКС УСТАНОВИВШЕЙСЯ ПРАКТИКИ ЛИНЕЙНО-КАБЕЛЬНЫЕ СООРУЖЕНИЯ ЭЛЕКТРОСВЯЗИ. ПРАВИЛА ПРОЕКТИРОВАНИЯ ЛIНЕЙНА-КАБЕЛЬНЫЯ ЗБУДАВАННI ЭЛЕКТРАСУВЯЗI. ПРАВIЛЫ ПРАЕКТАВАННЯ Издание официальное Минсвязи Минск ТКП УДК 621.395.74.001.2 МКС 33.040.50 КП 02 Ключевые слова: кабельные линии, трасса кабеля, канализация кабельная, кабели волоконно-оптические и электрические, траншея, колодцы, консоли, боксы, вводы кабельные, оборудование вводно-кабельное, шкафы распределительные,...»

«\ / ФЕДЕРАЛЬНОЕ АГЕНТСТВО СВЯЗИ Федеральное Государственное образовательное бюджетное учреждение высшего профессионального образования Московский технический университет связи и информатики твержден ного совета университета протокол № ного совета, профессор жемов ОТЧЕТ о результатах самообследования Москва Содержание Введение.. 1 Общие сведения.. 1.1 Организационно-правовое обеспечение образовательной деятельности. 1.2 Структура университета и система управления вузом. 2 Образовательная...»






 
© 2014 www.kniga.seluk.ru - «Бесплатная электронная библиотека - Книги, пособия, учебники, издания, публикации»

Материалы этого сайта размещены для ознакомления, все права принадлежат их авторам.
Если Вы не согласны с тем, что Ваш материал размещён на этом сайте, пожалуйста, напишите нам, мы в течении 1-2 рабочих дней удалим его.